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jk触发器二位二进制,二位二进制计数器

张世龙 05-12 21:48 32次浏览

1、J-K电路结构的J-K触发器是对时钟沿敏感的基本存储单元。 逻辑电路和逻辑符号如下图所示。

图1-1:J-K触发器的电路结构

J-K触发逻辑符号

2、J-K的工作原理是有效时钟的脉冲沿未到达时,即clk=0,或clk=1,或clk从高电平跳至低电平,与非门G3、G4屏蔽j和k侧的输入信号,触发

当时钟上升信号到来时,触发器的状态将根据j和k的输入而变化。 当J=0、K=0时,触发的状态维持不变,Qn=Qn 1。

当J=0且K=1时,将触发设置为0状态,当J=1且K=0时,将触发设置为1状态,并且当J=1且K=1时,将触发反转。 由此,得到触发器的特性表。

表2-1上升沿触发特性表

可以根据特性表总结J-K触发器的特性方程。

由特性方程式可知的J-K触发器的状态转移图:

3、Verilog HDL语言描述J-K触发器JK触发器:

moduleJK_tri(j,k,clk,q,Q1 ); input j,k,clk; output Q,Q1; reg Q; Always@(Posedgeclk ) Begincase,k ) )2'b00:Q=Q; 2'b01:Q=2'b0; 2'b10:Q=2'b1; 2'b11:Q=~Q; 默认: q=q; endcaseendassign Q1=~Q; 结束模块测试代码:

模块JK _ tri _ t; reg j、k、clk; wire Q,Q1; initialbeginclk=1'b0; forever #10 clk=~clk; 结束初始beginj=1' B0; k=1'b0; #10 j=1'b0; k=1'b0; #20 j=1'b0; k=1'b1; #20 j=1'b1; k=1'b0; #20 j=1'b1; k=1'b1; endJK_triU1(.j )、 k )、 clk )、 q )、 Q1 ) ) Q1 ); 结束模块模拟波形

二总线,平台 jk触发器逻辑电路图,将d触发器和jk触发器转换为t触发器