jk触发器公式,jk触发器的空翻现象

modulecy4(inputj，nxdgb，input clk，input rst_n，output reg Q )； always @ (posedgeclkornegedgerst _ n ) if (！ rst_n ) Q=1'b0； ELSEcase(j，k ) )2'b00: Q=Q； 2'b01: Q=0； 2'b10: Q=1； 2'b11: Q=~Q； 最终案例最终模块

测试脚本代码：

`时间比例1 ns/1 PS

模块cy4 _ vlg _ tst (；

reg J；

reg K；

reg clk；

reg rst_n；

wire Q；

cy4 i1 (

. j(j )表示：

. k(k )，

. q(q )表示：

. clk(clk )、

. rst_n(rst_n ) )。

)；

初始

比根

clk=0；

rst_n=1；

#10；

J=0；

K=0；

#10；

J=0；

K=1；

#10；

J=1；

K=0；

#10；

J=1；

K=1；

#10；

$stop；

$ display (“运行测试bench”)；

结束

always #10 clk=~clk；

最终模块