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张世龙 05-12 21:53 26次浏览

目录

一、触发器的两个基本特征

二.触发器分类

(一)按电路结构形式划分

(二)按逻辑功能划分

(三)根据保存数据的原理划分

三.基本R-S触发器

(一)逻辑功能说明

(二)排他性结构

(三)基本射频触发特征

(四)状态转移图

四.同步触发

(一)同步射频触发

1、电路结构和工作原理分析

2、具有专用异步置位输入端子和异步复位输入端子的同步RS-FF触发器

3、动作特点

(二)同步d触发器

1 .逻辑图、特性表、特性方程

2 .逻辑功能

(三)同步JK触发

1 .逻辑图、特性表、特性方程

(四)同步t触发器

1 .逻辑图、特性表、特性方程

(五)同步触发翻转现象

五.主从触发器

(一)主从射频

1 .电路结构和工作原理

2 .动作特点

)二)主从D-FF

(三)主从JK-FF

六.边缘触发

七.闩锁和触发器

能够进行存储1位二进制信号(0,1 )的基本单元电路统称为触发器

触发器是构成时序逻辑电路的基本电路,是连接组合逻辑电路和时序逻辑电路的桥梁。

相反,触发器的两个基本特征可以自己保持稳定状态,而表示逻辑状态的两个0和1可以根据输入信号置于1或0的两个稳定状态。 "0"状态、"1"状态。 有两个互补的输出端子。 “1”状态时: Q=1,^Q=0

“0”状态时: Q=0,^Q=1

有一组输入信号(通常为1~3 )个。激励、时钟称为工作状态。 根据输入的不同,从现状变为以下状态。

注意:次态不仅与输入有关,而且与现态有关。

二.触发器

器的分类 (一)按电路结构形式不同划分 基本RS-FF(锁存器)同步FF(电平触发)主从FF(脉冲触发)边沿FF(边沿触发)CMOS工艺FF(二)按逻辑功能划分 RSJKDTT'(三)按存储数据的原理不同可分为 静态FF动态FF三、基本R-S触发器

电路及逻辑符号(与非门实现)

输入端:    R:复位端(Reset)    S:置位端(Set)

输出端:    Q:状态输出端            ^Q:反相状态输出端

输入信号R、S的作用方式:低电平有效

当输入信号无效时,输出信号Q、^Q必定保持反相。

(一)逻辑功能描述

(二)或非门构成

(三)基本RS触发器的特点

优点:电路简单,直接置位、复位,操作方便。

常用于键盘输入、消除开关噪声等场所。

缺点:    (1) 存在约束关系,操作不便

(2) 对R、S要求严格,要相互配合,准确实时。

改进措施:先施加好R、S信号,再用另外一个统一、标准的信号实施触发。

(四)状态转换图

四、同步触发器

在数字系统中,为协调各部分的动作,常要求某些触发器于同一时刻动作。为此,必须引入同步信号,是这些触发器只有在同步信号到达时才按输入信号改变状态。通常把这个同步信号叫做时钟脉冲,或称为时钟信号,简称时钟,用CP(Clock Pulse)表示。

同步触发器又称为“钟控触发器”即时钟控制的电平触发器。

(一)同步RS触发器 1、电路结构与工作原理分析

注意:比基本RS触发器多了一层与非门,所以是高电平触发只有CP=1时,FF输出端的状态才会受输入信号的控制输入信号同样遵守S*R=0的约束条件同步RS-FF的特性方程控制输入端的约束条件如下

2、设有专门的异步置位输入端和异步复位输入端的同步RS-FF触发器

3、动作特点

在CP=1的全部时间里S和R的变化都将引起FF输出端的变化。可知,若在CP=1的期间内输入信号发生多次变化,则FF的状态也会发生多次反转,这就降低了电路的抗干扰能力。

(二)同步D触发器

为了从根本上避免同步RS触发器R、S同时为1的情况出现,可以在R和S之间接一非门。这种单输入的FF叫做同步D触发器(又称D锁存器)

1.逻辑图、特性表和特性方程

2.逻辑功能

CP到来时(CP=1),将输入数据D存入触发器,CP过后(CP=0),触发器保存该数据不变,直到下一个CP到来时,才将新的数据存入触发器而改变原存数据。

正常工作时要求CP=1期间D端数据保持不变

(三)同步JK触发器

同步JK-FF解决了同步RS-FF输入控制端S=R=1时触发器的新状态不确定的问题。JK-FF的J端相当于置“1”(S)端,K端相当于置“0”(R)端。

1.逻辑图、特性表和特性方程

(四)同步T触发器

将JK-FF的J端和K端连在一起,就得到了T触发器

1.逻辑图、特性表和特性方程

(五)同步触发器的空翻现象

1.上述四种功能的同步触发器均属于电平触发方式电平触发方式有高电平触发和低电平触发两种。

2.触发器的空翻:在CP为高电平期间,因输入信号变化而引起触发器状态变化多于一次的现象,称为触发器的空翻

由于空翻问题,同步触发器只能用于数据的锁存,而不能实现计数、移位、存储等功能。为了克服空翻,又产生了无空翻的主从触发器边沿触发器等新的触发器结构形式。

五、主从触发器

为了提高触发器工作的可靠性,希望在每个CP周期里输出端的状态只改变一次。为此,在同步触发器的基础上又设计出了主从结构的触发器。

主从触发器的结构特点:

前后由主、从两级触发器级联组成主、从两级触发器的时钟相位相反 主从触发器状态的改变是在CP下降沿/上升沿完成的,因而这种结构无空翻现象主从触发器在CP=1期间无法抗干扰,为克服这一缺点,又出现了边沿触发器。(一)主从RS-FF 1.电路结构与工作原理

主从RS触发器由两个同样的同步RS触发器组成,但它们的时钟信号相位相反

根据非门的位置,分别为上升沿或下降沿有效

由于主触发器本身仍是一个同步RS触发器,所以在CP=1期间Q'和^Q'状态仍然会随着S、R状态的变化而多次变化,且人需遵守约束条件S*R=0,且其特性方程仍为:

2.动作特点

(1)主从RS-FF的翻转分两步动作:

第一步,在CP=1期间主触发器接收输入S、R的信号,被置成相应状态。

第二步,在CP下降沿到来时,从触发器按主触发器的状态翻转,Q、^Q端状态的改变发生在CP的下降沿。

(2)在CP=1的全部时间里,S、R均对主触发器起控制作用,所以必须考虑整个CP=1期间里输入信号的变化过程才能确定触发器的状态。

(二)主从D-FF

(三)主从JK-FF

六、边沿触发器

为了提高触发器的可靠性,增强抗干扰能力,希望触发器的次态仅仅取决于CP信号下降沿(或上升沿)到达时刻输入信号的状态。为实现这一设想,人们研制了各种边沿触发器。

七、锁存器与触发器

锁存器和触发器是具有记忆功能的二进制存贮器件,是组成各种时序逻辑电路的基本器件之一。区别如下:

latch同其所有的输入信号相关,当输入信号变化时latch就变化,没有时钟端flip-flop受时钟控制,只有在时钟触发时才采样当前的输入,产生输出。当然因为latch和flip-flop二者都是时序逻辑,所以输出不但同当前的输入相关还同上一时间的输出相关。

  latch由电平触发,非同步控制。在使能信号有效时latch相当于通路,在使能信号无效时latch保持输出状态。DFF由时钟沿触发,同步控制。latch对输入电平敏感,受布线延迟影响较大,很难保证输出没有毛刺产生;DFF则不易产生毛刺。

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