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加法器设计实验报告,16位快速加法器原理

张世龙 05-12 22:44 115次浏览

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都是为了乱学贴一些网,别忘了,所以记住它。

根据Wiki,加法器是用于执行加法运算的数字电路部件,是构成电子计算机的核心微处理器中的算术逻辑单元的基础,加法器主要负责地址、索引等数据的计算,另外加法器还负责二进制乘法器等其他硬件其中“数字电路”、“微处理器”、“算术逻辑单元”,别问是什么意思,查谷歌也懂一点。

放下加法器,先谈谈“门”吧。 为什么先谈“门”? “门”和加法器有什么关系? 先看看“门”在说什么。 从前有艳照“门”,现在数模有与门、或或门、非门、XOR异或门。 他们说这些门都是逻辑电路,逻辑电路,对,模拟逻辑的电路。 模拟什么狗屁逻辑,完全不知道你在说什么吗? 有人很着急,博主,你胡说八道小心天朝刑法。 逻辑是“门”前面的词。 现在,让我们来看看这四个逻辑在二进制计数系统中看起来是什么样的。

有逻辑了。 接下来逻辑怎么用电路模拟? 看看逻辑有0,1输入和0或1输出,电路中的高低压表示模拟电路的对应,再考虑把电路设计成输入高电压和低电压,输出高电压和低电压的方法吧? 这是由一个叫晶体管的电子部件组合而成的。 一开始是通过继电器实现的。 这是高中物理学过的,现在手机芯片上使用了场效应管。 场效应管是什么? 好了,你必须打破碗问到底。 我什么也做不了。 我只知道可以实现和晶体管一样的逻辑。

说到晶体管,wiki是指根据输入的电流或电压,改变输出端的阻抗,控制通过输出端的电流或电压的固体半导体器件。 关于具体的物理原理,调查谷歌的话可能会明白一点,但是那个先放一放,之后再说明。

先看看非门吧。 的基极(基极)为输入,集电极)为输出,发射极)接地。 输入为1 (高电平)时,发射极中流过电流,因此输出为0。 输入为0 (低电平)时,集电极流出电流,因此输出为1。

可以很容易地记住下面的符号。

然后是AND。 这需要两个晶体管,只有当两个基极的输入均为1 (高电平)时,电流才会流向输出端,得到1。

可以很容易地记住下面的符号。

与上面逻辑表的对应图如下所示。

也有或。 这也需要两个晶体管,如果两个基极中的一个为1 (高电平),则电流流过输出端,得到1。

可以很容易地记住下面的符号。

与上面逻辑表的对应图如下所示。

最后是XOR。 与门、或门、或非门是三种最基础的门,所有其他逻辑运算都来自这三种门的组合。 但是,为了方便,一些常用的组合也有排他的名字。 例如,XOR。

异或的结构有很多种,我给你两种。 以0或1为输入,看看最后的输出是多少,验证一下异或的0-1逻辑

结构1 :

a、b分别代入0或1,有4组输入,很容易验证与上面的XOR逻辑表一致。

结构2 :

同样验证后,您会发现它与上面的XOR逻辑表相匹配。

结构三、……

以上是各种逻辑门的电路图,分别对应几个有限规则的逻辑运算。 因为在这些门面前,加法器的实现使用了这些基本的逻辑电路。 那么,我不会一步一步地看加法器的实现方法。

首先,请知道二进制加法是如何相加的。 共计4种情况下的加法分别如下。

0=0

0=1

1=1

1 1=10

你现在会考虑的。 我以为我们的输入是两个信号,高低电压,我们的输出应该设计多少信号? 至少两个信号吧。 至少让1(10这个输出占两个信号吧。 那么,如下图所示,设计二进制加法器很简单。

图中的输出和输入信号分别有2个。 进位输出望文生义是指1(10中的“1”这一进位输出。 加法输出是指1位二进制数的加法和,以及从右向左数第1位。 实际上,如果没有加法和,就可以在和的左侧添加虚拟位数0。 下图:

此图为“真值表”,进位输出为进位输出,Sum为加法输出。 进位列的值是不是有叫与门的逻辑电路、对应于Sum的逻辑电路,是不是有呢? 没错,异或门。 设计一位二进制加法器的电路就很简单了。 没有独特的巧合。 (

   我们看到了上面的加法器的图示中有“半加器”字样,为什么是半加器呢?其实想一想一位二进制加法器有用吗,他只能处理以上四种0或者1的数字相加,而我们现实中的需求是成千上万的累加,累加的时候避免不了进位的操作,进位操作在半加器中无法体现,可是如果2个半加器叠加起来设计成如下电路,就有了进位的操作,然后把多个全加器串联,不就可以实现多位二进制加法了吗?

    我们看到全加器的输入有3个信号,输出有2个信号,多个全加器的串联图如下:

 

    上图是一个8位的加法器。

    看了全加器,和8位加法器的电路设计图,有看官、老板肯定想付诸实践的冲动和欲望,然而说起来容易实现起来有点难,正所谓理论和实践之间其实也是有鸿沟的,大家都繁缛贴身我们还是看看就算了吧,这里有一个全加器的实物样例,和一个四位加法器的实物样例,上面的内容有一部分出自于这篇干洁的博文,自己琢磨下。

    另外,实物图里的半导体晶体实在是大的可怜。而现在的晶体管的大小据目前的理论预测它的极限在3纳米左右,什么概念?有网据称7纳米已基本完成实验室阶段的研发,现在的晶体管,一个针头上就能放下大约3000万个。而摩尔定律告诉了我们一个睁眼见的事实,在芯片大小是一个硬性刚需的前提下,晶体管的大小被逼近原子大小,原子大小不可压缩,而摩尔定律还在发展,也就是说,芯片最终会被世界的发展速度所抛弃*_*。然而,也是据说,量子计算的发展可以翻盘这个尴尬,然而,量子计算机器势必是下一代的计算机时代。

    若侵删!

    转帖来自:

        http://www.ruanyifeng.com/blog/2011/03/4-bit_computer.html

        https://blog.oldj.net/2017/04/24/the-principle-of-adder/

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再次加注:2018-10-27 14:35 

上面的加法器如果通电运行起来,2个8位数据的各个bit信号按照高电平为1,低电平为0的方式输入,我们会发现电路工作的时序是从右往左,一个一个全加器依次相加进位,最终有进位输出和其他8个bit位的输出;这样的加法器对每一个全加器的利用率是很低的(只有1/8),这是逻辑组合电路的设计,然而我们引入触发器后,会使得在8位相加的过程中,让全加器满负荷工作,这样的设计中考虑了暂存进位数据的思想,这种设计在数电中有一个名词叫时序电路设计,时序设计电路如下:

 其中,ai,bi是2个8位数的每一位输入,ci-1就是每次按位相加前的进位输入,ci是每次位相加前的进位输出,它保存在触发器中,作为下一次按位相加的进位输入。si就是每次的按位相加后的输出位。

触发器的之所以能够储存电平信号,是因为电路中加入了一条输出到输入的(回环)反馈线路,从而使得输出端Q到输入端的回路中保持住电平信号。

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