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二进制与或非运算,C语言二进制转十进制

张世龙 05-12 22:58 97次浏览

加法器是产生数之和的装置。 以加法和被加数为输入,以加法和进位为输出的装置为半加成。 输入加法、被加数、低位的位数,如果和数和进位是输出,则为全加法器。 常用作计算机的算术逻辑部件,执行逻辑操作、移位和指令调用。 在电子学中,加法器是数字电路,可以进行数字的加法计算。 在现代计算机中,加法器存在于算术逻辑单元(ALU )中。 加法器可用于表示各种数值,如BCD、加法3代码等。 主要加法器用二进制运算。 负数可以用二的补数表示,所以加减法器也不是很必要。

加法器电路原理

在计数体制中,通常使用十进制,有0、1、2、3、…、90个数字,用它们构成一个数。 但是,在数字电路中,为了使电路的两个状态(1状态和0状态)与数字相对应,采用二进制很方便,二进制只有0和1这两个数字。

十进制是以10为底的计数体制,例如

二进制是以2为底的计数体制,例如

二进制11011相当于十进制27。

二进制加法器是数字电路的基本部件之一。 二进制加法和逻辑加法的含义不同。 前者是数的运算,而后者表示逻辑关系。 二进制加法是“所有二进制”,1(1=10,而逻辑加法是1 )1=1。

1、半加成

所谓“半加”,就是只求本位之和,暂且不论从下位传来的位数。 半加成的逻辑状态表如表1所示。

这里,a和b是加法的2个数,s是半加法和数,c是进位数。

可以从逻辑状态表中编写逻辑表达式。

由此,制作图1(a )的逻辑图。 图1(b )是半加成的逻辑符号。

图1半加逻辑图及其逻辑符号

2、全加法器

在多位相加的情况下,半加法器将最低位相加,可以给出位数。 第二位的加法有两个应该相加的数

还有一个从低位寄来的位数。 把这三个数加起来,得出本位和数(全部加起来)

和位数

这就是“全加”。 表2是全加器的逻辑状态表

如图2(a )所示,全加法器可以由两个半加法器和一个或门构成。

用第一个半加法器进行加法运算,再将得到的结果进行加法运算

用第二个半加法器相加,得到全加和。 以2个半加位的位数通过或门输出为本位的位数。 图2(b )是全加法器的逻辑符号。

图2全加法器的逻辑图及其逻辑符号

例1、由4个全加法器构成1个逻辑电路,实现2个4位二进制数a—1101(10进制为13 )和B- 1011 (10进制为11 )的加法运算。

解:

逻辑电路如图3所示,和数为s—11000(10进制为24 )。 根据全加法器的逻辑状态表进行自我分析。

这样的全加法器中的任意一位的加算,直到下位位的加算完成进行进位为止。 这种进位方式被称为串行进位,具有运算速度慢的缺点,但由于其电路比较简单,在对运算速度要求不高的机器中,还是比较理想的全加法器。 T692内置加法器就是这个串行加法器。

图3例1逻辑图

二进制加法器原理

被加数和加数的各位同时并行到达各位输入端,而各位全加器的进位输入从低位到高位依次串行传递,各进位形成一个进位链。 因为各位的加法之和与本位进位输入有关,所以最高位必须在各低位全部相加并发送进位信号后才能生成运算结果。 很明显,该加法器的运算速度越慢,位数越多,速度越低。 为了提高加法器的运算速度,必须缩短或消除逐次传输进位信号所需的时间,不依赖于下位进位,各进位直接由加法数和被加数决定。 基于这一思想设计的加法器也被称为进位“进位先行”的二进制并行加法器。 关于1位二进制数的加法,与1、被加数a、2、被加数b、3、前位的进位CIN、4、将该位的二进制数相加后的和s、5、将该位的二进制数相加后的进位COUT这5个量有关。 前三个量是输入量,后两个量是输出量,五个量都是个位数。 对于32位的二进制加法,也是1、被加数a(32位)、2、被加数a(32位) )、3、前一位的进位CIN )、4、将该位的2数相加而得到的和s ) 32位)、5、将该位的2数相加这样做确实可行且简单,但由于各位CIN由高位COUT提供,所以第二位必须在第一位计算结果后开始计算; 第3位是只有在第2位给出计算结果之后才能开始计算等。 最后32位必须在前31位全部计算结果后开始计算。

利用74LS138和与非门设计两个二进制全加法器

设a为加数b,则将被加数低位的进位设为Ci-1,将s位进位设为Ci

A B Ci-1 S Ci

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 1 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

___________

——

S=Y1.Y2.Y4.Y7

___________

——

Ci=Y3.Y5.Y6.Y7

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